تحسين عوامل التحكم لجهد العتبة وتيار التسرب في ترانزستورات PMOS بحجم 32 نانومتر باستخدام طريقة تاغوتشي
الكلمات المفتاحية:
PMOS بحجم 32 نانومتر بتقنية، طريقة تاغوتشي، تيار التسرب، جهد العتبةالملخص
تستخدم هذه الدراسة طريقة تاغوتشي لتحسين عوامل التحكم من أجل تحقيق خصائص استجابة مثلى، مع التركيز بشكل خاص على جهد العتبة (Vth) وتيار التسرب (Ileak) لترانزستور PMOS بطول بوابة يبلغ 32 نانومتر. يتضمن تصميم ترانزستور PMOS مادة ذات سماحية عالية (high-k) كطبقة عازلة، ومواد بوابة مثل ثاني أكسيد التيتانيوم (TiO2) وسيليسيد التنجستن (WSiX). يتم تحسين عوامل التحكم في تصميم جهاز PMOS باستخدام مصفوفة تاغوتشي المتعامدة، مع تحليل نسبة الإشارة إلى الضوضاء (SNR) باستخدام أسلوب "الأفضل هو الاسمي" (NTB) لجهد العتبة (Vth) وأسلوب "الأصغر هو الأفضل" (STB) لتيار التسرب (Ileak). تم النظر في أربعة عوامل تحكم تصنيعية وعاملين من عوامل الضوضاء من أجل تحسين خصائص الاستجابة وتحديد أفضل مجموعة من معلمات التصميم. يكشف التحليل أن زاوية ميل الحقن بالهالة (Halo implantation tilting angle) تمارس التأثير الأكثر أهمية، حيث تبلغ نسبة تأثيرها 55.52% على نسبة الإشارة إلى الضوضاء (SNR) لتيار التسرب (Ileak). تُظهر الدراسة أن قيم جهد العتبة (Vth) تتباين بشكل ضئيل للغاية، بمتوسط قيمة يبلغ حوالي 0.289 فولت ± 12.7%، بينما يظل تيار التسرب (Ileak) أقل من 100 نانو أمبير/ميكرومتر، وهو ما يتوافق مع التوقعات الموضحة في خارطة الطريق الدولية لأشباه الموصلات (ITRS).
التنزيلات
المراجع
[1] M. Salmani-Jelodar, H. Ilatikhameneh, S. Kim, K. Ng, and G. Klimeck, “Optimum High-k Oxide for the Best Performance of Ultra-scaled Double-Gate MOSFETs,” IEEE Trans. Nanotechnol. vol. 13, pp. 1–5, 2015.
[2] H. Wong and H. Iwai, “On the scaling of subnanometer EOT gate dielectrics for ultimate nano CMOS technology,” Microelectron. Eng., vol. 138, pp. 57–76, Apr. 2015.
[3] A. H. Afifah Maheran, P. S. Menon, I. Ahmad, and S. Shaari, “Application of Taguchi Method in Designing a 32nm High-k/Metal Gate PMOS Transistor,” Adv. Mater. Res., vol. 925, pp. 514–518, 2014.
[4] N. Mohammad, F. Salehuddin, H. A. Elgomati, I. Ahmad, N. A. A. Rahman, M. Mansor, Z. Mansor, K. E. Kaharudin, A. S. M. Zain, and N. Z. Haron, “Characterization & Optimization of 32nm P-Channel MOSFET Device,” J. Telecommun. Electron. Comput. Eng., vol. 5, no. 2, pp.
49–54, 2013.
[5] H. A. Elgomati, B. Y. Majlis, F. Salehuddin, I. Ahmad, and A. Zaharim, “Optimizing 35nm PMOS devices Vth and Ileak by controlling active area and Halo implantation dosage,” in IEEE Regional Symposium on Micro and Nano Electronics (RSM2011), 2011, pp. 286–290.
[6] N. F. Z. A, I. Ahmad, P. J. Ker, S. M. Y, M. F. R, S. K. Mah, and P. S. Menon, “Process Parameters Optimization of 14nm p-Type MOSFET using 2-D Analytical Modeling,” J. Telecommun. Electron. Comput. Eng., vol. 8, no. 4, pp. 97–100, 2013.
[7] F. Salehuddin, I. Ahmad, F. A. Hamid, and A. Zaharim, “Impact of different dose and angle in HALO structure for 45nm PMOS device,” Adv. Mater. Res., vol. 383–390, pp. 6827–6833, Nov. 2012.
[8] A. H. Afifah Maheran, P. S. Menon, I. Ahmad, and S. Shaari, “Effect of Halo structure variations on the threshold voltage of a 32nm gate length PMOS transistor,” Mater. Sci. Semicond. Process., vol. 17, pp. 155–161, Jan. 2014.
[9] A. H. Afifah Maheran, P. S. Menon, I. Ahmad, F. Salehuddin, and A. S. M. Zain, “Process Parameter Optimisation for Minimum Leakage Current in a 32nm p-type MOSFET using Taguchi Method,” J. Telecommun. Electron. Comput. Eng., vol. 8, no. 9, pp. 19–23, 2016.
[10] ITRS, “ITRS Report,” www.ITRS2012.net, 2012. .
[11] M. S. Phadke, Quality engineering using robust design. Pearson Education Inc. And Dorling Kindersley Publishing Inc. India., 2008.
[12] S. Ghosh, P. Sahoo, and Goutam Sutradhar, “Friction performance of Al-10%SiCp reinforce metal matrix composite using Taguchi method,” ISRN Tribol., vol. 2013, pp. 1–9, 2013.
[13] A. Khakifirooz and D. A. Antoniadis, “MOSFET performance scaling - Part II: Future directions,” IEEE Trans. Electron Devices, vol. 55, no. 6, pp. 1401–1408, 2008.
[14] T. Baldauf, A. Wei, R. Illgen, S. Flachowsky, T. Herrmann, T. Feudel, Ho, x, J. Ntschel, M. Horstmann, W. Klix, and R. Stenzel, “Simulation and optimization of Tri-gates in a 32 nm hybrid Tri-gate/planar process,” in 12th International Conference on Ultimate Integration on Silicon,
2011, pp. 1–4
